FPGA

比较选择器

2019-07-16 01:39发布

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比较选择器，  我的这个程序里面 要用到比较多的if语句，当满足某一条件时，执行某一句，因为用了比较多的比较器和 if 语句，导致逻辑电路比较复杂，导致RTL原理图只能看到最上层模块，底层的看不到。求大神指导一下，该怎么优化程序。
下面是我的部分代码：
  1. always @(posedge clock )begin
  2.       if (rst) begin
  3.          guassian_output <= 25'b0;
  4.                        
  5.       end else if (random>0   &&  random<=100) begin
  6.          guassian_output <= 731*(random-0)+447000 ;
  7.                        
  8.                  end else if(random>100 &&  random<=400) begin
  9.          guassian_output <= 684*(random-100)+520000;
  10. <span class="Apple-tab-span" style="white-space: pre; ">        </span>
  11. <blockquote><span class="Apple-tab-span" style="white-space:pre">                        </span>end else if (random>400  &&  random<=1900) begin
复制代码就这样一共弄了26个if语句！
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5条回答
微风lin
2019-07-16 09:40
cleusewitz 发表于 2013-5-9 12:59
状态机挺方便的其实……

能不能给个提示 ，要怎么做呢

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