FPGA

关于sdram的读取问题

2019-07-16 01:42发布

站内问答 / FPGA
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本帖最后由 unpopfeng 于 2013-4-26 15:51 编辑

特权同学你好，我正在看你所写的《深入浅出玩转FPGA》，在做里面的DIY数码相框，我想问问，如果SDRAM的读出数据出现读空现象，会是什么原因呢？
另外我很奇怪，，实际程序时钟50M，sdram时钟100M，signaltap采样时钟50m;SD卡读出数据频率是50M,但是VGA显示里，行有效时间是800ns? SDRAM读数据周期是1ns？这又是为什么呢？
如果你有空，就麻烦你了 ST.JPG
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6条回答
特权同学
2019-07-16 04:57
signaltap采样时钟原理和示波器差不多，根据奶奎斯特定律，你自己算算你的采样时钟需要多大才能够正确采集到50MHz的信号？

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