FPGA

大括号赋值疑惑

2019-07-16 01:44发布

站内问答 / FPGA
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reg  [15:0]                reg_B;
always @( posedge iClk or negedge iReset_n ) begin   
                if( !iReset_n )
                begin
                  reg_B<= 16'h0000;
                end
                else
                begin  
                  reg_B<= { reg_B[14:0], 1'b1 };//这句话怎么理解
                end
        end
                          
        assign w_A         = reg_B[15];

在iClk过了16个波形后，w_A就一直是高电平了，w_A波形如下:
w_A:_______|-------------------
不是挺理解:
  reg_B<= { reg_B[14:0], 1'b1 };//这句话怎么理解
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6条回答
cleusewitz
2019-07-16 16:26
reg_B<= { reg_B[14:0], 1'b1 }
从左到右 由高到低，{reg_B[14],reg_B[13],reg_B[12],……,reg_B[0],1'b1}
每次赋值的时候，都是将原来的14-0位赋值给新reg_B的15-1位，然后最低一位赋值1'b1
不知道你明白了没有

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