FPGA

verilog仿真

2019-07-16 01:45发布

站内问答 / FPGA
10182 1 1513
在verilog程序仿真时，发现双向端口引脚ad_data没有信号输出，但是该信号跑到最后所有信号的下面，并且出现一列ad_data~result
信号波形。这是什么原因？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
1条回答
soapes
2019-07-16 02:05
 精彩回答 2  元偷偷看……0人看过

一周热门 更多>