FPGA在Verilog程序写完后,针对实物芯片,如何分配引脚

2019-07-16 01:47发布

FPGA在Verilog程序写完后,针对实物芯片,如何分配引脚?!
在QtsII软件中仿真后有引脚分配,但感觉和实际的引脚应该有区别吧?问,该如何区分?!
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