新学verilog,有个问题想请教

2019-07-16 01:47发布

我想实现这么一个功能:一个两位的输出,从00开始加到11,并且每个数字保持1秒,然后循环这个功能。这个保持应该怎么实现呢?是对时钟计数然后计到1秒了对输出加1,还是有其他可以实现1秒保持的办法?晶振就是是32.768M的晶振。刚学verilog不久,求教
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