FPGA

新学verilog，有个问题想请教

2019-07-16 01:47发布

站内问答 / FPGA
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我想实现这么一个功能：一个两位的输出，从00开始加到11，并且每个数字保持1秒，然后循环这个功能。这个保持应该怎么实现呢？是对时钟计数然后计到1秒了对输出加1，还是有其他可以实现1秒保持的办法？晶振就是是32.768M的晶振。刚学verilog不久，求教
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3条回答
xiewenbin520
2019-07-16 08:21
分频模块还是不要随便用，对设计稳定性有影响，一般都是用计数器作为使能控制端

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