FPGA

可控信号延时电路

2019-07-16 02:00发布

站内问答 / FPGA
3764 3 1720
可控信号延时电路内容及要求对输入信号进行延时输出，延时量由输入控制量决定。（1）4bit数据，8bit延时控制量，最大延时256个时钟，最小1个时钟；（2）采用的存储方式任意；（3）要求精确延时，不得采用CPU+RAM的方式；（4）时钟、数据靠手动输入，数据显示于数码管；（5）完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、下载验证等。
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
1078032372
2019-07-16 08:50
 精彩回答 2  元偷偷看……0人看过

一周热门 更多>