FPGA

Quartus问题

2019-07-16 02:01发布

站内问答 / FPGA
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本帖最后由 boscotsang 于 2012-11-4 15:51 编辑

1、module BUZZ (BUZ);output BUZ;
assign BUZ = 1;
endmodule

我这个模块控制蜂鸣器常关，为什么分配管脚的时候BUZ的方向是unknown，是不是顶层模块跟子模块要有一定的联系才行？

2、警告里面说的timing Requirements not met是什么意思？会有什么影响？如何解决？
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3条回答
boscotsang
2019-07-16 11:32
谢谢了

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