FPGA

verilog 非阻塞赋值的综合

2019-07-16 02:01发布

站内问答 / FPGA
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刚学verilog，试了一下非阻塞赋值，代码如下， 很简单
module test(clk,in,out);
input clk;
input in;
output reg out;
always @(posedge clk)
out <= in;
endmodule
时序仿真后结果如下图，为什么会这样，我不明白，不是在时钟上升沿做的赋值吗
1.jpg
testbench就不贴出来了，直接看仿真波形
谁解释一下，我看综合后RTL实际上是一个D触发器，结果怎么会是这样，菜鸟求教
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5条回答
hchongatustc
2019-07-16 07:28
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