verilog 非阻塞赋值的综合-ened的回答

verilog 非阻塞赋值的综合

2019-07-16 02:01发布

刚学verilog，试了一下非阻塞赋值，代码如下，很简单
module test(clk,in,out);
input clk;
input in;
output reg out;
always @(posedge clk)
out <= in;
endmodule
时序仿真后结果如下图，为什么会这样，我不明白，不是在时钟上升沿做的赋值吗