FPGA

FPGA输出问题

2019-07-16 02:03发布

站内问答 / FPGA
7010 2 1623
我写了一段Verilog代码，其中有一个六位的输出信号，所有管脚分配都选的LVTTL逻辑，下载到FPGA（xinlinx_virtex-4系列）后，该信号的最高位输出电压为负值（就是负电压代表逻辑0，零电压代表逻辑1），其他管脚输出都正常（即+3.3V代表逻辑1,0V代表逻辑0)。我在程序里每次都是对该信号的6位同时赋值的，并没有对最高位做过单独处理，有哪位大师知道是怎么回事啊？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
2条回答
lstcspring
2019-07-16 05:06
不会吧，你没测试对吧！能没有负电压输出的

一周热门 更多>