FPGA

时钟问题！！！

2019-07-16 02:03发布

站内问答 / FPGA
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时钟信号从普通IO管脚输入怎么进行处理，时钟从普通IO管脚进入FPGA后能进入全局时钟网络吗？因为只有全局时钟管脚后面连接有IBUFG/IBUFGDS缓冲单元，如果差分时钟信号从普通IO管脚进入后，无法连接到DCM，通过加约束文件CLOCK_DEDICATED_ROUTE = FALSE，可以解决这个问题，但是加上这个约束文件以后时钟信号是否连接到了IBUFG/IBUFDS上，加上这个约束文件以后是否对性能有影响，不加这个约束文件还可一通过什么方法解决。拜托各位，希望给为小弟讲解一下。
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2条回答
爱吃西红柿
2019-07-16 07:47
CLOCK_DEDICATED_ROUTE = FALSE
是强制ISE不分配全局时钟网络给从普通IO进入的时钟信号，肯定会影响性能，可当在全局时钟引脚用尽的时候，怎么处理从普通IO或者局部时钟引脚进入的时钟信号，才能使性能更好？

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