FPGA

关于VHDL中的信号读取问题，求解答

2019-07-16 02:05发布

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本帖最后由 Leo_Tseng 于 2012-10-1 17:40 编辑

在VHDL中，a:=b;c:=a;为什么不能在同一进程中出现？变量的值不是立即变化的吗？这样有什么不可以的呢？为什么在verilog中就可以呢

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3条回答
desebo
2019-07-16 11:08
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