在DCM例化中，使用的VHDL语言，如下所示-- Insert DCM component declaration here



COMPONENT mydcm
        PORT(
                CLKIN_IN : IN std_logic;         
                CLKFX_OUT : OUT std_logic;
                CLKIN_IBUFG_OUT : OUT std_logic;
                CLK0_OUT : OUT std_logic;
                LOCKED_OUT : OUT std_logic
                );
               
               
        END COMPONENT;
       
                Inst_mydcm: mydcm PORT MAP(
                CLKIN_IN => clk ,
                CLKFX_OUT => clk50MHz,
                CLKIN_IBUFG_OUT => open,
                CLK0_OUT => open,
                LOCKED_OUT => lock
        );
结果报错Syntax error near "Inst_mydcm".请问各位大侠，哪里有问题啊？