这个代码是我在夏老师的Verilog HDL教程上看到的一个关于序列检测器的验证代码:
'timescale 1ns/1ns
module t;
reg clk,rst;
reg [23:0] data;
wire z,x;
assign x=data[23];
initial
     begin
          clk<=0;
          rst<=1;
          #2 rst<=0;
          #30 rst<=1; //复位信号
          data='b1100_1001_0000_1001_0100; //码流数据
     end
always #10 clk=~clk; //时钟信号
always @(posedge clk) //移位输出码流
             data={data[22:0],data[23]};
.............（后面略去了）

always @(posedge clk) //移位输出码流
             data={data[22:0],data[23]};
我想问的就是这两句是怎么实现将码移位输出的