FPGA

语法求助，快来帮我

2019-07-16 02:09发布

站内问答 / FPGA
1147 3 968
module led(data_in, data_out);
input[3:0] data_in;
output[6:0] data_out;
reg[6:0] data_out;
     always@(data_in)
        begin
          case(data_in)
          4'b0000:data_out<=7'0111111;
          4'b0001:data_out<=7'0000110;
          4'b0010:data_out<=7'1011011;
          4'b0011:data_out<=7'1001111;
          4'b0100:data_out<=7'1100110;
          4'b0101:data_out<=7'1101101;
          4'b0111:data_out<=7'1111100;
          4'b1000:data_out<=7'0000111;
          4'b1001:data_out<=7'1111111;
          default:data_out<=7'1100111;
          endcase
          end
          endmdule

这段语句的case错，怎么回事？





友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
hbusxw
2019-07-16 02:37
主要有两处问题：
1. data_out<=7'0111111; 改为 data_out<=7'b0111111;
2.endmdule 写错了 应该是 endmodule

修改后为：
module led(data_in, data_out);
input[3:0] data_in;
output[6:0] data_out;
reg[6:0] data_out;
     always@(data_in)
        begin
          case(data_in)
          4'b0000:data_out<=7'b0111111;
          4'b0001:data_out<=7'b0000110;
          4'b0010:data_out<=7'b1011011;
          4'b0011:data_out<=7'b1001111;
          4'b0100:data_out<=7'b1100110;
          4'b0101:data_out<=7'b1101101;
          4'b0111:data_out<=7'b1111100;
          4'b1000:data_out<=7'b0000111;
          4'b1001:data_out<=7'b1111111;
          default:data_out<=7'b1100111;
          endcase
          end
endmodule

一周热门 更多>