module led(data_in, data_out);
input[3:0] data_in;
output[6:0] data_out;
reg[6:0] data_out;
     always@(data_in)
        begin
          case(data_in)
          4'b0000:data_out<=7'0111111;
          4'b0001:data_out<=7'0000110;
          4'b0010:data_out<=7'1011011;
          4'b0011:data_out<=7'1001111;
          4'b0100:data_out<=7'1100110;
          4'b0101:data_out<=7'1101101;
          4'b0111:data_out<=7'1111100;
          4'b1000:data_out<=7'0000111;
          4'b1001:data_out<=7'1111111;
          default:data_out<=7'1100111;
          endcase
          end
          endmdule

这段语句的case错，怎么回事？