FPGA

有关基于FPGA的多路计时·求好心人

2019-07-16 02:15发布

站内问答 / FPGA
13642 5 964
如果想实现3路计时的设计应该怎样设计··· ？ 如果在FPGA内部计时1ms到30ms 或者 1ms到2s 外围晶振应该怎样选取··· 希望知道的大哥们能指点我下·· 毕业设计头疼啊
[复制链接] 举报
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
5条回答
zhang-yuan-feng
2019-07-16 10:28
我只知道外围晶振一般都用50M的，至于计时电路，可以用分频计数其来实现。
0人赞 举报

一周热门 更多>