library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
entity xuanze is
port( s,c:in integer range 0000 to 9999;
       s1,s2,s3,s4,c1,c2,c3,c4:buffer integer range 0 to 9);
end;      
architecture one of xuanze is
    signal a1,a2,a3,a4,b1,b2,b3,b4:integer:=0;
   
     signal a:integer:=s;
     signal b:integer:=c;
begin
     process(a,b)
     begin   
     if(a>999 and a<=9999) then
          s1<=a/1000;
          s2<=(a rem 1000)/100;
          s3<=(a rem 100)/10;
          s4<=(a rem 10);
     elsif(a>99 and a<=999) then
          s1<=0;
          s2<=a/100;
          s3<=(a rem 100)/10;
          s4<=(a rem 10);
     elsif(a>9 and a<=99) then
          s1<=0;
          s2<=0;
          s3<=a / 10;
          s4<=(a rem 10);
      else
          s1<=0;
          s2<=0;
          s3<=0;
          s4<=a;
      end if;
      if(b>999 and b<=9999) then   
                c1<=b/1000;
          c2<=(b rem 1000)/100;
          c3<=(b rem 100)/10;
          c4<=(b rem 10);
     elsif(b>99 and b<=999) then
          c1<=0;
          c2<=b/100;
          c3<=(b rem 100)/10;
          c4<=(b rem 10);
     elsif(b>9 and b<=99) then
          c1<=0;
          c2<=0;
          c3<=b / 10;
          c4<=(b rem 10);
      else
          c1<=0;
          c2<=0;
          c3<=0;
         c4<=b;
end if;
    end process;
    end one;
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