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FPGA verilog语言学习 加法器

2019-07-16 02:16发布

站内问答 / FPGA
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我是刚开始学FPGA，现在对其verilog语言还不是很懂。下面题目：设计一个十进制的加法计数器，功能包含复位信号，置位信号，每个时钟的正跳变沿计数器加一。计数0-99即可。请帮忙给个参考的程序。
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3条回答
我_有_病
2019-07-16 10:55
zhang-yuan-feng 发表于 2012-5-26 10:34
module add99(clk,rst_n,out);
input clk;
input rst_n;

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