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FPGA
verilog出错了,求指导
2019-07-16 02:18
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FPGA
7494
8
1443
做了一个计数器结果数码管显示的实验,结果数码管全部显示一样的数字。
仿真
结果也不对,有1000个warning,都是Warning: Found clock high
ti
me violation at 2.8 ns on register "|dynamic_sweep_top|bcd_4bit:u1|cnt10:u1|dout[1]",查了半天也没查出来哪儿有问题。
我会陆续把程序发上来的
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此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。
8条回答
koma
2019-07-16 07:04
`include "bcd_4bit.v"
`include "dynamic_sweep.v"
module dynamic_sweep_top(f_in,rst,ena,clk,f_out,count,seg);
input f_in,rst,ena,clk;
output [7:0] seg;
output f_out;
output [1:0] count;
wire [15:0] mid;
bcd_4bit u1(f_in,rst,ena,mid,f_out);
dynamic_sweep u2(.clk(clk),.data_in(mid),.count(count),.seg(seg));
endmodule
复制代码
最后是顶层文件。
仿真后count的高位一直是0,低位正常,出现警告的,上面已经写了。仿真波形也有
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- `include "bcd_4bit.v"
- `include "dynamic_sweep.v"
- module dynamic_sweep_top(f_in,rst,ena,clk,f_out,count,seg);
- input f_in,rst,ena,clk;
- output [7:0] seg;
- output f_out;
- output [1:0] count;
- wire [15:0] mid;
- bcd_4bit u1(f_in,rst,ena,mid,f_out);
- dynamic_sweep u2(.clk(clk),.data_in(mid),.count(count),.seg(seg));
- endmodule
复制代码最后是顶层文件。仿真后count的高位一直是0,低位正常,出现警告的,上面已经写了。仿真波形也有
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