FPGA

verilog出错了，求指导

2019-07-16 02:18发布

站内问答 / FPGA
7492 8 1443
  做了一个计数器结果数码管显示的实验，结果数码管全部显示一样的数字。
  仿真结果也不对，有1000个warning，都是Warning: Found clock high time violation at 2.8 ns on register "|dynamic_sweep_top|bcd_4bit:u1|cnt10:u1|dout[1]"，查了半天也没查出来哪儿有问题。
  我会陆续把程序发上来的
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
8条回答
koma
2019-07-16 17:54
jio617 发表于 2012-7-24 13:27
楼主你的时钟，太快了300多兆啊...

可是高位变化的频率肯定小于低位吧，低位正常显示为什么高位不行呢

一周热门 更多>