FPGA

请教在fpga中应该怎样加约束？

2019-07-16 02:20发布

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DCMl输出: clkfx = 100MHz和clkfx_180=100MHz不过相位差180度.
FPGA输出到DAC中,DAC需要FPGA提供data[11:0]和写入时钟. 我用clkfx作为系统时钟,即data[11:0]的时钟是clkfx, 用clkfx_180作为DAC的时钟.
请教应该怎样加约束.
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4条回答
oliu
2019-07-16 10:44
FPGA输出到DAC data[11:0]和写入时钟. 请教应该怎样施加"写入时钟的偏移约束".

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