FPGA

怎样消除竞争冒险

2019-07-16 02:25发布

站内问答 / FPGA
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module compare(out,a,b);
  input [7:0] a,b;
  output out;
  reg out;
  always @(a or b)
  begin
    if(a>b)
      out=1;
    else
      out=0;
  end
endmodule

在进行门级仿真的时候波形中出现了毛刺，也就是所谓的竞争冒险，如下图
书上也有竞争冒险的解决办法，但具体到代码里还是不会，谁能教教我该怎么改这个代码才能消除竞争冒险？
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5条回答
cmod
2019-07-16 15:31
赞一个！这就是同步时钟设计消除冒险法！

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