FPGA

verilog 求余计算，综合时出错

2019-07-16 02:25发布

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用四个数码管显示一个X千X百X十X的一个数字，
千位码是用这个数字除以1000，剩下的位原理类似，用除或者取余的语法来达成。
问题出现：编译时发生错误，除数只能用2的整次幂。divisor must be a positive constant power of 2
如：     num1    <= counter1%10;
            num2    <= counter1/10%10;
            num3    <= counter1/100%10;
            num4    <= counter1/1000;


但是我在看网上的有些网友的代码时，他们的程序里是可以直接这样实现的。这是不是跟芯片有关？
如果我想实现以上的功能，有什么其他的方法吗？谢谢指教
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6条回答
laoguozi
2019-07-16 18:57
除法和乘法是不可综合的

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