FPGA

maxplus ii 仿真CPLD门电路没有延时啊

2019-07-16 02:26发布

站内问答 / FPGA
1856 5 1207
如图所示，我用非门的延时，提取出输入信号的边沿，但是仿真时非门无延时，没有结果。应该如何做啊。
aa.jpg
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
5条回答
wlbill
2019-07-17 01:32
用延时单元符号实现小时间段延时 符号名称是lcell,maxplus貌似没有功能仿真，只能做时序仿真，要忽略延时做功能仿真 用quartus吧！

一周热门 更多>