电路设计

在信号地和机壳地的ESD防护设计中，要做静电放电测试，请问怎么设计选型？

2019-07-16 10:50发布

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目前在做一款产品的电路设计，信号地和电源地直接是共地设计的，然后通过并联的阻容和机壳地相连，1000pF/2KV，1Mohm。
但是最近被告知产品要做静电放电测试，8KV打机壳，电容我查了一下最高只有5KV耐压，要过测试只能串两个电容，但是表贴电阻的耐压最多也就500V，根本没办法给串联电容均压。
有经验的交流下，静电放电测试也是很常规的测试了，通常应该怎么设计选型？
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8条回答
2013crazy
2019-07-17 09:45
不要用阻容放电了，信号地直接接到外壳就行了

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