MSP430通过P1.0管脚输出ACLK,示波器显示占空比不是50,为什么啊?

2019-03-24 10:58发布

本帖最后由 helloxieyu 于 2014-8-30 11:15 编辑

MSP430通过P1.0管脚输出ACLK,示波器显示占空比不是50,为什么啊?
MSP430-G2系列,外接32.768K晶体,通过P1.0管脚将ACLK输出,示波器测量占空比是44%左右(周期倒是很准的32.768K),占空比不是严格的50%,这样出来的时钟信号应该是不合格的(如果输出给外部器件用的话是不符合要求的),不知道怎样才能把ACLK输出的时钟占空比控制成50%。
尝试过修改32.768K的谐振电容,从1pF到35pF都试过;也尝试过更换过不同品牌的32.768K晶体;现象还是一样;
代码如下:
int main( void )
{
        WDTCTL = WDTPW +WDTHOLD;

  P1SEL|=BIT0;     //P1.0输出ACLK
  P1DIR|=BIT0;

  _BIS_SR(LPM3_bits+GIE); //进入LPM3低功耗模式

  return 0;
}

改成输出内部VLO则没有上述问题,占空比一直是50%。
此帖出自小平头技术问答
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3条回答
chunyang
2019-03-24 14:22
< 占空比不重要,重要的是沿的间距稳定。时序逻辑主要靠沿同步,即使时电平型,也是在沿之后的很短采样周期,所以绝大多数情况下占空比无需严格的50%。

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