电路设计

输入频率对加法电路的输出影响？如何避免影响呢

2019-07-16 11:09发布

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我尝试仿真，输入信号-1V~+1V正弦信号，通过一个加法电路，将信号太高(2.5V)至+1.5V~3.5V。具体仿真电路如图。仿真现象如下：1. 频率为1KHz，输出波形为理想波形；


                        2.频率为100KHz，输出波形，幅度相同，产生少许相移；


                        3.频率为1000KHz，输出波形，幅度减少10倍，产生接近90度相移；


请问下，大家，如何来改良电路，实现减少频率对电路的输出信号，在幅度和相位上的影响呢？



加法电路_1KHz.png
加法电路_100KHz.png
加法电路_1000KHz.png
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4条回答
dh635335584
2019-07-16 14:35
哈哈，换成LM318后就解决这个模拟时没出现的问题。
  在实际中，1MHz也不算很高吧，我没有这个概念，不知道这个算高还是算一般勒。比起移动通信中的频率还差得很多吧

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