2019-07-16 13:18发布
JQ_Lin 发表于 2017-4-13 15:17 错了，我们忽略了一个细节！非门内部逻辑图没有错。 输入高电平时，误以为发射结没有电位差，貌似Q1截止，其集电极开路，导致Q2截止，......，如此下去，错误地得到了同相输出的关系。
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哈哈，经你这么一说，才想起来，原来把集电结给忘记了，谢谢！
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