电路设计

design entry cis网表无法输出！！

2019-07-16 16:31发布

站内问答 / 电路设计
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向各位大牛请教下，design entry cis在输出网表时管脚名重复报错，像这种报错应该不会影响到网表输出吧?为什么我的网表没能输出
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2条回答
421892934
2019-07-16 20:54
菜牛路过~~~~~~~~~~~~~~~~~~~~~~~~~~

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