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差分对约束有些乱了 不是配对信号 怎么回事？

2019-07-16 23:33发布

站内问答 / Altium Designer
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我PCB已经分配了器件模型 但是由于布线不好走进行了原理图信号调整 再从网络表导入进来 发现我原来设置的差分对约束有些乱了 不是配对信号 怎么回事？
QQ图片20150203102629.jpg

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4条回答
大彭
2019-07-17 03:30

包地线确实是会影响到阻抗，但是你自己可以算一下，计算包地线的线宽和间距一直在变化，阻抗的变化也不太大，也就3欧姆左右，个人认为没有关系，还没有加工带来的误差大主要是地孔的距离才是关键，距离不能保证建议不抱地

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