差分对约束有些乱了 不是配对信号 怎么回事?

2019-07-16 23:33发布

PCB已经分配了器件模型 但是由于布线不好走进行了原理图信号调整 再从网络表导入进来 发现我原来设置的差分对约束有些乱了 不是配对信号 怎么回事?
QQ图片20150203102629.jpg

友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。