最初的步骤,对原理图进行DRC检查,没问题,然后tools →creat neilist,生成网表。然后在allegro中,import 然后选择logic将网表文件进行导入,画一个矩形的package routin,然后quickplace。
后来!
发现原理图中有3根线连反,按照同样的方式,结果一导炸了!画完的板子效果全没了。
后来由于电脑出了点问题,我就一直没去试。我估计就是在orcad如上图的设置里,选中Create or Update PCB Editor Board,然后Place Changed的复选框里选择never。这样是不是就起到了update的更新效果,然后是不是在allegro中就不用quickplace这个按钮了。
还请各位不吝赐教,积分都是小事。
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orcad中设置
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