Multisim中接上后面的电路干扰前面电路的输出波形-JQ

Multisim中接上后面的电路干扰前面电路的输出波形

2019-07-17 15:47发布

（新手求指教）请问Multisim中多个模块电路实现功能时，单个小电路仿真没问题，接上后面的电路会干扰前面电路的输出波形。这种情况应该怎样保证前级电路的输出作为后级电路的输入时，波形不受影响？
例如：单个电路时，输出波形如下（蓝 {MOD}为输出波形）：

加上后面的电路后，波形就变了：

。类似这样的情况，怎样使前级电路的输出没有影响地接到后级电路？

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6条回答

2019-07-18 00:13

那不叫【接上后面的电路会干扰前面电路的输出波形】。
做前级仿真或试验时，要考虑到本级的负载或者后级的输入阻抗。
该考虑的东西不考虑，等到联机时，当然要出问题了。
这点最最基本的思路，还用上大学！？