目前的高性能接收器主要使用一种外差架构，在这种架构中，输入信号的RF范围在700MHz到数兆赫兹之间，随后下行转换为DC-500MHz之间的低中频(IF)。例如在某些诸如军用雷达的应用中，当从10GHz（X波段）或者25至40GHz（Ka波段）范围内高很多的初级RF波段进行下行转换时，次级IF就在1至3GHz范围（S波段，L波段）。




RF采样ADC直接采集RF输入，并因此取代了图1中所示的整个下行转换级。由于不使用RF本地振荡器(LO)、混音器和额外的增益与滤波级，从而节省了印刷电路板(PCB) 面积，并可以实现更加紧凑的系统设计。ADC的兆赫兹采样时钟，在输入处于第二那奎斯特区间内或者更高区间内时，将已采样RF能量下行转换为较低的数字中间频率，从而成为高效LO。与外差架构中的混音器LO相类似，ADC时钟需要极佳的相位噪声来防止来自较大信号的能量混合进入小信号所处的同一频率，因为这样会降低接收器的灵敏度。