Verilog学习(二)Verilog模型

2019-04-13 14:14发布

主要有五种模型: 1) 系统级(system) 2) 算法级(algorithmic) 3) RTL级(RegisterTransferLevel): 4) 门级(gate-level): 5) 开关级(switch-level)
其中门类型有:
用户定义的原语(UDP)
注意点: 1) UDP只能有一个输出端,而且必定是端口说明列表的第一项。 2) UDP可以有多个输入端,最多允许有10个输入端。 3) UDP所有端口变量必须是标量,也就是必须是1位的。 4) 在UDP的真值表项中,只允许出现0、1、X三种逻辑值,高阻值状态Z是不允许出现的。 5) 只有输出端才可以被定义为寄存器类型变量。 6) initial语句用于为时序电路内部寄存器赋初值,只允许赋0、1、X三种逻辑值,缺省值为X。

RISC CPU是一个复杂的数字逻辑电路,但是它基本部件的逻辑并不复杂,可把它分割成九个基本部件:累加器(ACCUMULATOR)、RISC算术运算单元(RISC_ALU)、数据控制器(DATACTRL)、动态存储器(RAM)、指令寄存器(INSTRUCTION REGISTER)、状态控制器(STATE CONTROLLER)、程序计数器(PROGRAMM COUNTER)、地址多路器(ADDRMUX)和时钟发生器(CLKGEN)。