记录一下DJI提前批面试的一些问题，过了两轮笔试，在实验室小伙伴的助攻下有有幸“苟活”下来，把我送进了电话面试环节。前天收到邮件说今天下午会安排一个电话面试，很准时，提前3-4min接到技术经理的电话。
1.自我介绍
姓名，专业，研究方向，专业技能，兴趣爱好
2.项目经验
两个项目我都是负责PCIe接口部分，所以重点讲了第一个，給HR介绍了一下项目的应用场景，项目快介绍完后就进入正题了。
提问部分（根据项目提问，故涉及PCIe接口）：
3.你用的PCIe时用IP了吧？
答：A7的板子，xilinx官方IP
4.你指的代码是指哪块的代码？
答：PCIe DMA总线控制器
5.Xilinx也有DMA总线控制器啊，为什么要自己写？
答：Xilinx給的例程只能参考，不能应用在项目中，所以还是要根据项目要求进行设计和调试
6.展开讲讲自己的模块？
答：介绍了DMA读流程，配置ADDR、SIZE和COUNT把DMA读缓冲区的数据搬下来（还没配START，更没聊到PCIe的接收、发送、接收存储和拼接发送等模块，就被SIZE打断了）
7.SIZE现在是多少？
答：因为MPS限制，现在每个TLP包的有效Payload载荷时32DW
8.了解PORT AXI吗？
答：（一开始没听清这个PORT，后边才get到是想问AXI总线）现在IP输出是AXIS总线，AXIS和AXI相比没有地址线和突发操作（实际回答时因为紧张吧答了一句没有数据线，智障了自己），但是该有的keep，last和valid信号都有。
9.工程中有FIFO吧，设置的深度？
答：肯定有，和我对接的发送模块和接收模块的数据都需要暂存在FIFO中，但是因为硬件这边的处理速率为1Gbps，而PCIe采用gen2_x1=5Gbps*8B/10B=4Gbps，除去TLP包头开销和中断部分开销，速率砍半也有2Gbps，那么和硬件这边速率差不多，FIFO也就不用开很深。
10.模块工作频率是多少，为什么选62.5M？
答：因为前边也提及gen2_x1=5Gbps*8B/10B=4Gbps，IP核中可以选择频率62.5M，用户数据位宽是64bit，那么62.5M*64bit=4Gbps，速率匹配，这一点和DDR相似，因为双边沿采样，需要进行速率匹配。
11.你有什么需要了解的，可以向我提问。
答：（自由发挥，尽量提跟自己的方向相关的） 不知道是不是因为电话面试的缘故，还是对我没有兴趣再聊下去了，没问我关于项目开发中遇到的问题以及解决方法，所以只面了20min左右。自评70分吧，第一次（电话）面试，好多想表达的都没表达完全，比如，AXI总线的问题以及自己设计的模块。 淘汰