在本篇文章中，将实现在Xilinx ZYNQ上实现用PL部分驱动VGA显示12bit的彩 {MOD}图像，涉及到VGA的驱动原理，vivado上的PLL IP和ROM IP的使用以及彩 {MOD}图像coe文件的生成。最后将提供整个项目代码。 本文所使用的开发板是Miz702(兼容zedboard),软件开发环境：vivado 2015.2

一、VGA的原理

VGA的协议比较简洁，主要是有五个信号线组成，行同步信号 HSYNC，场同步信号VSYNC和3条 {MOD}彩电压传输信号（R、G、B分别对应）。 {MOD}彩信
号的电压为 0~0.7V。本次要实现的分辨率是640*480，帧率是60Hz,所需要的时钟是25Mhz.话不多说，直接上图：
VGA 时序图
需要注意的是，VGA的时序图和参数表可以看出，每帧需要525个vsync脉冲,在每个vsync的周期中，即Tvsync,又包含着800个hsync脉冲，而图像RGB的有效时间在hsync的640个显示脉冲之中。

二、逻辑实现

//vga_sync.v VGA同步控制逻辑

1. module vga_sync(
2. input wire clk,
3. input wire rst_n,
4. output wire video_en, //数据有效
5. output reg hsync, //场同步信号
6. output reg vsync, //行同步信号
7. output wire [9:0] pixel_x, //待显示待像素的x坐标
8. output wire [9:0] pixel_y //待显示待像素的y坐标
9. );
11. reg [9:0] pixel_cnt;
12. reg [9:0] line_cnt;
15. reg v_video_en;
16. reg h_video_en;
19. always @(posedge clk or negedge rst_n)
20. if(!rst_n)
21. begin
22. pixel_cnt <= 10'b0;
23. end
24. else
25. begin
26. pixel_cnt <= pixel_cnt + 1'b1;
27. if(pixel_cnt == 10'd799)
28. begin
29. pixel_cnt <= 10'b0;
30. end
31. end
34. always @(posedge clk or negedge rst_n)
35. if(!rst_n)
36. begin
37. h_video_en <= 1'b1;
38. hsync <= 1'b1;
39. end
40. else
41. begin
42. case (pixel_cnt)
43. 10'd0:
44. begin
45. h_video_en <= 1'b1;
46. end
47. 10'd639:
48. begin
49. h_video_en <= 1'b0;
50. end
51. 10'd655:
52. begin
53. hsync <= 1'b0;
54. end
55. 10'd751:
56. begin
57. hsync <= 1'b1;
58. end
59. endcase
60. end
64. always @(posedge clk or negedge rst_n)
65. if(!rst_n)
66. begin
67. line_cnt <= 10'b0;
68. end
69. else
70. begin
71. if(pixel_cnt == 10'd799)
72. begin
73. line_cnt <= line_cnt + 1'b1;
74. end
76. if(line_cnt == 10'd524)
77. begin
78. line_cnt <= 10'b0;
79. end
80. end
82. always @(posedge clk or negedge rst_n)
83. if(!rst_n)
84. begin
85. v_video_en <= 1'b1;
86. vsync <= 1'b1;
87. end
88. else
89. begin
90. case(line_cnt)
91. 10'd0:
92. begin
93. v_video_en <= 1'b1;
94. end
95. 10'd479:
96. begin
97. v_video_en <= 1'b0;
98. end
99. 10'd489:
100. begin
101. vsync <= 1'b0;
102. end
103. 10'd491:
104. begin
105. vsync <= 1'b1;
106. end
107. endcase
108. end
110. assign pixel_x = pixel_cnt;
111. assign pixel_y = line_cnt;
113. assign video_en = ((h_video_en == 1'b1) && (v_video_en == 1'b1));
115. endmodule

//由于开发板上的PL部分时钟是100Mh的，所以需要用PLL把VGA的基准时钟时钟分频到25Mhz
//test_vga.v文件 利用上面的代码显示彩 {MOD}图像

1. module vga_test(
2. input wire sys_clk,
3. input wire sys_rst_n,
4. output wire hsync,
5. output wire vsync,
6. output wire [11:0] rgb,
7. output reg led
8. );
9. //红_绿_蓝
10. parameter BLACK = 12'b0000_0000_0000;
11. parameter BLUE = 12'b0000_0000_1111;
12. parameter GREEN = 12'b0000_1111_0000;
13. parameter DIAN = 12'b0000_1111_1111;
14. parameter RED = 12'b1111_0000_0000;
15. parameter PURPLE = 12'b1111_0000_1111;
16. parameter YELLOW = 12'b1111_1111_0000;
17. parameter WHITE = 12'b1111_1111_1111;
19. wire [9:0] pixel_x;
20. wire [9:0] pixel_y;
21. wire clk_25mhz;
22. reg [11:0] rgb_reg;
25. //显示静态图像640*480
26. reg [23:0] cnt;
27. always @(posedge clk_25mhz or negedge sys_rst_n)
28. if(!sys_rst_n)
29. begin
30. cnt <= 0;
31. led <= 0;
32. end
33. else
34. begin
35. cnt <= cnt + 1'b1;
36. if(cnt == 24'd12500000)
37. begin
38. cnt <= 24'b0;
39. led <= ~led;
40. end
41. end
42. always @ (posedge clk_25mhz or negedge sys_rst_n)
43. if(!sys_rst_n)
44. begin
45. rgb_reg <= 12'b0;
46. end
47. else
48. begin //显示图像
49. //rgb_reg <= q_sig;
50. rgb_reg[3:0] <= q_sig[7:4];
51. rgb_reg[7:4] <= q_sig[3:0];
52. rgb_reg[11:8] <= q_sig[11:8];
53. end
54. always @ (posedge clk_25mhz or negedge sys_rst_n)
55. if(!sys_rst_n)
56. begin
57. address_sig <= 19'b0;
58. end
59. else
60. begin
61. if(pixel_x>=0 && pixel_x<= 639 && pixel_y>=0 && pixel_y<=479)
62. address_sig = (pixel_x + 640*pixel_y);
63. end
67. //////////////////////////////////////////////////////////////
68. assign rgb = (video_en == 1'b1) ? rgb_reg:12'b0;
70. vga_sync vga_syn_inst(
71. .clk (clk_25mhz),
72. .rst_n (sys_rst_n),
73. .video_en (video_en),
74. .hsync (hsync),
75. .vsync (vsync),
76. .pixel_x (pixel_x),
77. .pixel_y (pixel_y)
79. );
81. reg [18:0] address_sig;
82. wire [11:0] q_sig;
84. rom_pic rom_pic_inst (
85. .clka(clk_25mhz), // input wire clka
86. .addra(address_sig), // input wire [18 : 0] addra
87. .douta(q_sig) // output wire [11 : 0] douta
88. );
90. clk_wiz_0 clk_wiz_0_inst
91. (
92. // Clock in ports
93. .clk_in1(sys_clk),
94. // Clock out ports
95. .clk_out1(clk_25mhz)
96. );
98. endmodule

三、生成coe文件

1.准备软件BmpToMif和Image2Lcd 下载 2.准备好640*480的彩 {MOD}图片 3.打开Image2Lcd ,并且打开待显示的图片，并且按照下图配置参数：
4.配置完毕后，点击保存 5.打开BmpToMif，选择数据文件，打开刚才生成的bin文件，字长改为12，点击生成Mif文件（弹出的窗口可以选择否）。
6.用excel 打开生成的mif文件，选中这一列
7.然后在菜单栏中选择 数据->分列
8.选择分隔符号，下一步
9.选择其他，输入冒号（注意是英文的冒号），下一步 10.然后，按Ctrl+H，把分号换成逗号，（最后一组数据是分号）。
11.到此为止，图片的数据就准备好了，下面把数据添加到vivado,的coe文件里面。打开vivado,点击 IP Catalog ,搜索rom,双击 Block memory Cenerator
12.Memor type 选择Signal Poart ROM,Port A Opation按照如图所示配置
13.然后选择 Other Options（也可以先做好coe文件在此选择） 点击Edit,选择YES，输入文件名
14.radix 必须是2，vector可以先随便输，save,close 15.打开刚才新建的coe文件,按照如图所示的格式把生成的图像数据复制进来，注意最后一行数据以分号结束
16.至此，coe文件已经生成好了，ROM初始化的时候，会加载，供我们读取，显示在VGA上。

四、下面写好代码，生成bit文件后，就可以把代码烧到ZYNQ测试了

测试效果如图所示：
项目工程源码下载 oschina:点击打开链接
百度 {MOD}链接：链接：http://pan.baidu.com/s/1mgER0VY 密码：mvkw
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