在使用DSP的cache使能所有的ddr操作时，发现如果只是写操作，根据cache的机制，如果没有在了L1级hit,则直接使用write buffer来完成写操作。 假如hit的话，那之前一定发生过读操作，比如移位某个字，肯定是先读入L2，L1，进入S模块移位完成后再输回到L1。这样就不得不在完成这个操作后进行一定的cache会写和无效操作，把最终的数据写回ddr中去（前提是这部分的数据将会被非CPU管理，如DMA使用）