本文主要介绍C6000系列DSP的流水线操作，从指令的fetch，指令译码到执行阶段，介绍了Fetch packet和execute packet以及延时slot和latency的概念，最后比较了C62x/C64x/67x等系列DSP的流水线的区别并介绍了TI的增强VLIW架构的含义。 流水线的概念 计算机流水线是Intel首次在486芯片中开始使用的。在CPU中把指令的执行分成若干个不同的功能单元来实现，由若干个不同功能的电路单元组成一条指令处理流水线，然后将一条X86指令分成若干步后再由这些电路单元分别执行，这样就能实现在一个CPU时钟周期完成一条指令，因此提高CPU的运算速度。经典奔腾每条整数流水线都分为四级流水，即指令预取、译码、执行、写回结果，浮点流水又分为八级流水。 C6000 系列DSP流水线的各个阶段 基本的流水线阶段

• 指令预取FP：产生指令预取地址以及读取指令；
  • PG:产生预取地址；
  • PS：发送地址到内存；
  • PW：等待数据ready；
  • PR：读取指令
• 指令译码D：把指令分配到功能单元，指令解码；
  • DP：把指令dispatch到相应的功能单元；
  • DC：指令在相应的功能单元译码；
• 指令执行E：执行指令

图1. C6000系列DSP的指令预取和指令译码流水线阶段 图2. C6000系列DSP的指令执行流水线阶段 C62x处理器的指令延时 说明 指令 指令延时 等待时间 单周期 除了以下指令 0 0+1=1 乘法 MPY/SMPY 1 2 数据加载 Ldb/ldh/ldw/lddw 4 5 跳转 B 5 6 指令加载包和执行包 一个指令加载包是256bit，即8个32bit指令，即片内是256bit的程序总线宽度。 指令执行包是根据指令是否并行决定的，因而一个指令加载包可能包含多个指令执行包，一个指令执行包可能跨越两个指令加载包。 指令区别 C64x的指令流水延时 说明 指令 指令延时 等待时间 简单乘法单元指令 BITC, BITR, AVGx,
ROTL, SHFL, DEAL, XPNDx 1 1+1=2 扩展的乘法指令 DOTPx, MPYHI,
MPYLI, MPYx, GMPY4 3 4 C64x+的指令增强 No Unit .L .M .S 0 Delay Slots DINT RINT N/A SPKERNEL SPKERNELR SPLOOP 0 Delay Slots ADDSUB ADDSUB2 DPACK2 DPACKX2 SADDSUB SADDSUB2 SHFL3 SSUB2 3 Delay Slots CMPY MPY32 CMPYR CMPYR1 MPY32 DDOTP4 DDOTPH2 MPY32SU DDOTPH2R MPY32U DDOTPL2 MPY32US DDOTPL2R SMPY32 GMPY XORMPY 5 Delay Slots CALLP 0 Delay Slots DMV RPACK2   VLIW以及增强的VLIW 标准的VLIW是指指令执行包和指令加载包完全相同。而TI的VelociTI的VLIW架构运行FP不同于EP。TI的加载包FP是256bit，而执行包最少可以是单指令的32-bit，因而，这种架构能大幅减少code size，那么需要的内存空间减少从而提高系统性能。对于C62x和C67x的处理器，其EP执行包不能跨越FP加载包，因而需要把EP对齐到FP内，而C64x, C64x+, C672x则EP能跨越FP边界。 注释： Fetch Packet: 8 32-bit instr (256 bits) VLIW: Very Long Instr Word (256 bits) EP: Execute Packet (group of || instr) Instruction: 32-bit opcode VelociTI: TI's VLIW Architecture w/EP's   Reference：

• C6000 Programmer's Guide (SPRU198)
• Compiler Tutorial (in CCS Help & SPRU425a.pdf)
• C6000 Optimizing C Compiler UG (SPRU187)

http://www.blog.163.com/houh-1984 http://processors.wiki.ti.com/ 本文主要介绍C6000系列DSP的流水线操作，从指令的fetch，指令译码到执行阶段，介绍了Fetch packet和execute packet以及延时slot和latency的概念，最后比较了C62x/C64x/67x等系列DSP的流水线的区别并介绍了TI的增强VLIW架构的含义。