1. 在新建工程页面中，启动任务   2.点击后创建一个新的模块   3. 选择模块模型。选择PLL块，同时核查硬件为cyclone系列几， 语言类型，最重要的是一定要填写文件名    4.  选用器件的速度等级和 根据实际芯片选择时钟。     5. 创建使能端、复位信号端、输出锁定端。根据实际需要勾选。   6. 配置时钟c0相关参数。  倍频值、（分频值）、相移、 时钟占空比。一般占空比不改。     例如相输出频率为100mhz，相移75度。可倍频5倍，相移选75  7.  c1 输出端可选。配置如上步一样  8.  extclk 同样可选，主要是输出给fpga外部器件做时钟。不能作为内部时钟使用。    9. 列举了最终的输出文件。 pll_ctrl.v   pll内部的控制ip核 pll_ctrl_inst.v 模板例化文件。 pll_ctrl_wave.jpg  pll的波形示例文件   10. 一般工程的例化直接利用其产生的例化文件复制粘贴到相应位置。进行引脚更改即可