今天挺开心，偶的第一个VHDL的模块完成了。这是一个使用Altera的CycloneII EP2C20F256的FPGA，通过HPI接口向TI的DSP(TMS320DM642)内存中写入数据的模块，实现了HPI的控制时序控制，支持地址自增模式，
时序仿真和实际运行时的逻辑分析都令人满意。
        为了写一个32位的数据到DSP内存中，需要写4次HPI寄存器，因为HPI使用16位接口，两次将目标地址写入PICA寄存器，另两次将数据内容写入HPID寄存器中（每次16位），才可以完成一个32位数据的写入。模块中使用了两个PROCESS，辅助进程实现写HPI寄存器的时序，供主进程使用；主进程则控制辅助进程写4次HPI寄存器，以完成一个32位数据的写入。
        辅助进程是一个状态机，大概转换过程是：就绪状态 => 步骤1 => ... => 步骤n => 完成状态。当控制信号被拉高时，辅助进程即开始工作，完成后停止在 完成状态。只有主进程将控制信号拉低，辅助进程才回到就绪状态，然后控制信号再被拉高时，开始下一次操作。这是为了防止控制信号被一直拉高，而辅助进程不断循环工作的错误情况。辅助进程完成后，会给一个信号，然后主进程就可以开始下一次操作。
        对于地址自增模式，只需在状态转换中跳过写HPIA的步骤，向HPUD-01（HCNTL1=0,HCNTL0=1）寄存器写入数据即可。