想象一下：对于DSP应用来说，速度和功耗尤为重要。 深入分析一下，为了提高系统的运行速度，常常会加入流水线的结构。加入流水线肯定会造成面积增大，有的时候我们不需要那么快的速度，可能需要撤去一部分流水线。那么如果在保持系统的功能不变的前提下，改变系统的延迟分布那该多好！ 1 不要改变latency of sys. 2 减少关键路径 3 节点不能动
那么那些可以采用该技术，答案LTI（不懂看信号系统） 举例说明 y[n] = 2*y[n-2]+3*y[n-3]+x[n]
结构图如上所示，假设惩罚器延迟为4T,加法器延迟为2T，则关键路径的延迟为T total0= 4T + 2T + 2T 。
让我们用retiming一下，目的提高一下速度，不要眨眼，神奇发生了！
再分析一下，关键路径的延迟为 T total1 = 2T + 2T。 速度显然提高了。 那如果我追求的是面积的减小呢？
再坚持一下，此时关键路径的延迟为 T total1 = 2T + 2T+4T。系统频率没加，但是面积明显小了。若深究原因，请读者自行思考。