----RISC处理器还有其它非实时的特点，这些特点使它们与
硬实时系统不兼容。特别是与数据操作和实时I/O相联系的功能。
DSP发送和接收数据采用较高的带宽和多条内存总线，
通常为零等待状态。 

----DSP利用有效的直接内存访问（DMA）控制器，它们使用多
端口或多存取存储器能够同时进行多个内部的和外部的程序数
据存取。使用这种外设允许CPU无需从存储系统加载而达到最高
的性能。现实情况表明，仅仅这些特点本身就使DSP适合于任何
需要高速实时处理信息信号的应用，不必虑及算法的特点。 

----无论处理器变得多么强大，没有多处理的支持，有相当数
量的应用需求得不到满足。虽然很多处理器都能在多处理器设
计中被采用，有一些厂家作出特别的安排研制多处理系统中的
处理器。Pentium Pro(CISC机)和PowerPC为多处理器配置提
供外部的存储器接口支持。这种配置允许每一个处理器共享对
一公共的或共享的存储器块的访问，这可以被称为一种松耦合
的系统；然而，DSP更向前跨了二步，它支持精细任务并发的紧
耦合系统。TMS320C40和0T ADSP2106X SHARC DSP提供处理器
间多达6个32位的专用链接，从而支持紧耦合系统。SHARC DSP
还前进了一步，它支持多处理器对内部SHARC存储器的访问并支
持外部的存储器。由于DSP具有这种专用的多处理器支持，可以
把算法划分给很多DSP，建立一个借助专用链接支持实现精细任
务并发的处理器阵列。很显然，DSP正在朝着片外“并行性”发展，
处理器阵列的规模可以按照应用来确定。 

----在实时开发工具领域RISC体系结构落在后面。缺乏具有周
期精确度的模拟程序和其它观察执行的工具使得实时程序员无法
解释在DSP内循环中比预期更长的执行时间。Intel为Pentium
（一种具有某些RISC特点的CISC机）提供了一种实时应用开发工具，
它企图预测算法的执行时间，分辨出时间耗费在哪里以及
建议可能的优化。这对于RISC架构是一个很好的步骤，但是，
预测从来也不会象确定性DSP一周期一周期地分析那么精确。
DSP加入了基于JTAG扫描的仿真逻辑，它允许实现非破坏的源码级
调试能力。通过JTAG，所有的内部寄存器都得到监控，而不干扰
实时代码。例如，对主机调用的监控可以确定任务的状态。JTAG
仿真会带来相应的成本增加，但是，由于它是建立在硅芯片内部，
因而被分摊到处理器生产的费用中去了。 

----当人们在DSP和RISC体系结构之间进行选择时，必须分析系统
性能而不是评测性能指标。DSP系统性能要容易估计得多，因为它
是可重复的和确定性的。内部及外部零等待状态存储器、保证减少
CPU加载的智能存储器管理、实时用户接口以及每周期一条指令这
样一些特点使得DSP成为确定性的。对RISC和CISC设计唯一可靠的
性能量测是通过对一个包含了占整个执行时间80%至90%的几种
核心算法在内的特定应用问题进行测试。 

----上述概要随着时间的推移将会有所变化，因为新器件的出现将
会使DSP架构与RISC架构之间的界限出现模糊。两个阵营将会借用
对方的技术，以及朝着一些共同的设计技术发展。TI是第一家传统
的DSP公司，它在研制TMS320C6x时混合了两个阵营中最好的优点。
′C6x采用了VLIW（甚长指令字）架构。VLIW就象一个4项超标量RISC，
它在数据准备好时无需一大堆逻辑去调度指令。
VLIW利用编译程序而不是CPU去调度指令，
因此，冲突和数据依赖性由编译程序处理。    ＶｅｌｏｃｉＴＩ是一种高性能的甚长指令字（ＶＬＩＷ）结构，单指令字字长为３２ｂｉｔ，８个指令组成一个指令包，总字长为２５６ｂｉｔ。即每秒钟可以执行８条指令。ＶｅｌｏｃｉＴＩ结构大大提高了ＤＳＰ芯片的性能。 2乘法器+6alu