FPGA时钟设置处理方法 always @ (posedge clk) clk会被设置成时钟线，优先设置（在FPGA内部有时钟的专属通道） 所以，在FPGA中时钟线不宜过多，否者会造成资源浪费。 解决方法： 如果有两个时钟要使用，一个是50M，另一个是100M。那么采用以下编程方式 always @ (posedge clk_100M or negedge rst)   begin     if(!rst)       clk_50M <= 0;     else       clk_50M <= ~clk_50M;   end   always @ (posedge clk_100M or negedge rst)   begin     if(!rst) begin     //option     end     else if(clk_50M) begin     //option     end   end