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Verilog SPI interface IP

2019-07-13 18:29发布

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参考http://www.fpga4fun.com/SPI2.html   clk为FPGA的50M晶振 需要用到SPI的四线制模式，SSEL信号必须要有。8位数据模式，polarity=0，phase=1。   发送数据： 把要发送的数据给到byte_data_tosent上，byte_sent_request给出一个上升沿，从而byte_sent_int也给DSP一个上升沿，触发DSP的SPI读。   接收数据： 当byte_received产生上升沿的时候，表明byte_data_received数据有效，可以读取。     仿真波形： 发送数据为0xF1，接收数据为0xFA   下载地址：http://download.csdn.net/source/2352199  

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