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最近在学习FPGA，来源于教材。——夏宇闻《Verilog数字系统设计教程》为什么要使用流水线提高了吞吐量（throughput），流水线的设计方法已经在高性能的,、经常需要大规模的运算的系统中得到了广泛的应用，如CPU、高性能DSP。流水线化之前的设计，系统只能用较慢的时钟，流水化之后的设计，系统时钟可以大大加快。如图：
流水线的代价：
增加了较多的寄存器数量。何为流水线？流水线设计是将规模较大的、层次较多的组合逻辑分为几个级，在每一级插入寄存器并且暂存中间数据。K级流水线就是指从组合逻辑的输入到输出恰好有K个寄存器。
流水线的代价：
增加了较多的寄存器数量。何为流水线？流水线设计是将规模较大的、层次较多的组合逻辑分为几个级，在每一级插入寄存器并且暂存中间数据。K级流水线就是指从组合逻辑的输入到输出恰好有K个寄存器。