底层内嵌功能单元
内嵌功能模块主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等软处理核(Soft Core)。现在越来越丰富的内嵌功能单元，使得单片FPGA 成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC 平台过渡。 DLL 和PLL 具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。赛灵思公司生产的芯片上集成了DCM 和DLL，Altera 公司的芯片集成了PLL，Lattice 公司的新型芯片上同时集成了PLL 和DLL。PLL 和DLL 可以通过IP 核生成的工具方便地进行管理和配置。DLL 的结构如图2-8 所示。  
图2-9 典型的DLL模块示意图   内嵌专用硬核
内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA 处理能力强大的硬核(Hard Core)，等效于ASIC 电路。为了提高FPGA 性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高FPGA 的乘法速度，主流的FPGA 中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA 内部都集成了串并收发器(SERDES)，可以达到数十Gbps 的收发速度。 赛灵思公司的高端产品不仅集成了Power PC 系列CPU，还内嵌了DSP Core 模块，其相应的系统级设计工具是EDK 和Platform Studio，并依此提出了片上系统(System on Chip) 的概念。通过PowerPC™、Miroblaze、Picoblaze 等平台，能够开发标准的DSP 处理器及其相关应用，达到SOC 的开发目的。 此外，新推出赛灵思的FPGA 系列如Virtex-5 LXT 还内建了PCI Express 和三态以太网MAC 硬核(TEMAC)，与软核实现方式相比，硬核可以把功耗降低5~10 倍, 节约将近90% 的逻辑资源。 Xilinx 三态以太网MAC 核是一个可参数化的核，非常适合在网络设备中使用, 例如开关和路由器等。可定制的TEMAC 核使系统设计者能够实现宽范围的集成式以太网设计，从低成本10/100 以太网到性能更高的1GB端口。TEMAC 核设计符合 IEEE 802.3 规范的要求，并且可以在 1000Mbps、100 Mbps 和 10 Mbps 模式下运行。 另外，它还支持半双工和全双工操作。TEMAC 核通过 Xilinx CORE Generator™ 工具提供，是 Xilinx 全套以太
网解决方案的一部分。 软核、硬核以及固核的概念
IP(Intelligent Property) 核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SOC 阶段，IP 核设计已成为ASIC 电路设计公司和FPGA 提供商的重要任务，也是其实力体现。对于FPGA 开发软件，其提供的IP 核越丰富，用户的设计就越方便，其市场占用率就越高。目前，IP 核已经变成系统设计的基本单元，并作为独立设计成果被交换、转让和销售。
从IP核的提供方式上，通常将其分为软核、固核和硬核这3类。从完成IP核所花费的成本来讲，硬核代价最大；从使用灵活性来讲，软核的可复用使用性最高。 1． 软核(Soft IP Core)
软核在EDA 设计领域指的是综合之前的寄存器传输级(RTL) 模型；具体在FPGA 设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。软核是IP 核应用最广泛的形式。 2． 固核(Firm IP Core)
固核在EDA 设计领域指的是带有平面规划信息的网表；具体在FPGA 设计中可以看做带有布局规划的软核，通常以RTL 代码和对应具体工艺网表的混合形式提供。将RTL 描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性稍差，但在可靠性上有较大提高。目前，固核也是IP 核的主流形式之一。 3． 硬核 (Hard IP Core)
硬核在EDA 设计领域指经过验证的设计版图；具体在FPGA 设计中指布局和工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个：首先是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图；其次是保护知识产权的要求，不允许设计人员对其有任何改动。IP 硬核的不许修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。